EPM7128AETC100-10N MAX7000A EPM7128 CPLD Komplexer programmierbarer Logikbaustein

EPM7128AETC100-10N MAX7000A Integrierte Schaltkreise (ICs) EPM7128 CPLDs (komplexe programmierbare Logikbausteine)

EPM7128AETC100-10N MAX7000A Integrierte Schaltkreise (ICs) EPM7128 CPLDs (komplexe programmierbare Logikbausteine)

IC CPLD 128MC 10NS 100TQFP

Spezifikation:

Die Architektur des MAX 7000A umfasst die folgenden Elemente:

Logik-Array-Blöcke (LABs)

Makrozellen

Expander-Produktbedingungen (teilbar und parallel)

Programmierbares Interconnect-Array

E/A-Steuerblöcke Die Architektur des MAX 7000A umfasst vier dedizierte Eingänge, die als Allzweckeingänge oder als globale Hochgeschwindigkeits-Steuersignale (Takt-, Lösch- und zwei Ausgangsaktivierungssignale) für jede Makrozelle und jeden E/A-Pin verwendet werden können .

Allgemeine Beschreibung:

MAX 7000A (einschließlich MAX 7000AE)-Geräte sind High-Density-Hochleistungsgeräte, die auf der MAX-Architektur der zweiten Generation von Altera basieren.Die mit fortschrittlicher CMOS-Technologie hergestellten EEPROM-basierten MAX 7000A-Bausteine ​​arbeiten mit einer Versorgungsspannung von 3,3 V und bieten 600 bis 10.000 nutzbare Gates, ISP, Pin-zu-Pin-Verzögerungen von bis zu 4,5 ns und Zählergeschwindigkeiten von bis zu 227,3 MHz.MAX 7000A-Geräte in den Geschwindigkeitsklassen -4, -5, -6, -7 und einige -10 sind mit den Timing-Anforderungen für den 33-MHz-Betrieb der PCI Local Bus-Spezifikation der PCI Special Interest Group (PCI SIG) kompatibel.

Merkmale:

Leistungsstarke 3,3-V-EEPROM-basierte programmierbare Logikbausteine ​​(PLDs), die auf der Multiple Array MatriX (MAX®)-Architektur der zweiten Generation basieren (siehe Tabelle 1)

3,3-V-In-System-Programmierbarkeit (ISP) durch den integrierten IEEE Std.1149.1 JTAG-Schnittstelle (Joint Test Action Group) mit erweiterter Pin-Sperrfunktion – MAX 7000AE-Bauteil mit In-System-Programmierbarkeit (ISP)-Schaltkreisen, die mit IEEE Std.1532 – EPM7128A- und EPM7256A-Geräte-ISP-Schaltkreis kompatibel mit IEEE Std.1532

Integrierter Boundary-Scan-Test (BST)-Schaltkreis, kompatibel mit IEEE Std.1149.1

Unterstützt JEDEC Jam Standard Test and Programming Language (STAPL) JESD-71

Verbesserte ISP-Funktionen – Verbesserter ISP-Algorithmus für schnellere Programmierung (ausgenommen EPM7128A- und EPM7256A-Geräte) – ISP_Done-Bit zur Gewährleistung einer vollständigen Programmierung (ausgenommen EPM7128A- und EPM7256A-Geräte) – Pull-up-Widerstand an E/A-Pins während der systeminternen Programmierung

Pin-kompatibel mit den beliebten 5,0-V-MAX-7000S-Geräten

PLDs mit hoher Dichte von 600 bis 10.000 nutzbaren Gates

Erweiterter Temperaturbereich.

Weitere Funktionen:

Pin-zu-Pin-Logikverzögerungen von 4,5 ns mit Zählerfrequenzen von bis zu 227,3 MHz

Die MultiVoltTM I/O-Schnittstelle ermöglicht den Betrieb des Gerätekerns bei 3,3 V, während die I/O-Pins mit 5,0-V-, 3,3-V- und 2,5-V-Logikpegeln kompatibel sind

Pinzahlen von 44 bis 256 in einer Vielzahl von Thin Quad Flat Pack (TQFP), Plastic Quad Flat Pack (PQFP), Ball-Grid Array (BGA), platzsparenden FineLine BGATM und Plastic J-Lead Chip Carrier (PLCC) Packages .Unterstützt Hot-Socketing in MAX 7000AE-Geräten

Programmable Interconnect Array (PIA) kontinuierliche Routing-Struktur für schnelle, vorhersagbare Leistung

PCI-kompatibel

Busfreundliche Architektur, einschließlich programmierbarer Slew-Rate-Steuerung

Open-Drain-Ausgangsoption

Programmierbare Makrozellenregister mit individuellen Lösch-, Voreinstellungs-, Takt- und Taktaktivierungssteuerungen

Programmierbare Einschaltzustände für Makrozellenregister in MAX 7000AE-Geräten

Programmierbarer Stromsparmodus für 50 % oder mehr Leistungsreduzierung in jeder Makrozelle

Konfigurierbare Expander-Produkttermverteilung, die bis zu 32 Produktterme pro Makrozelle zulässt

Programmierbares Sicherheitsbit zum Schutz proprietärer Designs

6- bis 10-polige oder logikgesteuerte Ausgangsfreigabesignale

Zwei globale Taktsignale mit optionaler Invertierung

Verbesserte Interconnect-Ressourcen für verbesserte Routingfähigkeit

Schnelle Eingangsaufbauzeiten durch einen dedizierten Pfad vom I/O-Pin zu den Makrozellenregistern

Programmierbare Ausgangsanstiegsgeschwindigkeitssteuerung

Programmierbare Erdungsstifte

Software-Designunterstützung und automatisches Place-and-Route durch Alteras Entwicklungssysteme für Windows-basierte PCs und Sun SPARCstation und HP 9000 Series 700/800-Workstations Zusätzliche Designeingabe und Simulationsunterstützung durch EDIF 2 0 0- und 3 0 0-Netzlistendateien , Bibliothek parametrisierter Module (LPM), Verilog HDL, VHDL und andere Schnittstellen zu gängigen EDA-Tools von Herstellern wie Cadence, Exemplar Logic, Mentor Graphics, OrCAD, Synopsys, Synplicity und VeriBest Programmierunterstützung mit der Master Programming Unit (MPU) von Altera ), MasterBlasterTM Serial/Universal Serial Bus (USB)-Kommunikationskabel, ByteBlasterMVTM Parallelport-Downloadkabel und BitBlasterTM Serial-Downloadkabel sowie Programmierhardware von Drittherstellern und JamTM STAPL-Dateien (.jam), Jam Byte-Code File (.jbc) oder Serial Vector Format File- (.svf) fähiger In-Circuit-Tester.

MAX7000A Bestellinformationen:

EPM7032AE

EPM7064AE

EPM7128AE

EPM7256AE

EPM7512AE